![Avatar r50 a6ce93fe35b158fd29ba0e8681c918c22117160e9586a56eee4ffbc20df9bda1](/assets/default/users/avatar_r50-a6ce93fe35b158fd29ba0e8681c918c22117160e9586a56eee4ffbc20df9bda1.png)
3 года работаю в компании, разрабатывающий радио-локационное оборудование. Основная деятельность разработка RTL-design'а для FPGA (ПЛИС) на verilog. Имею опыт работы с цифровой обработкой сигналов (ЦОС - DSP). Моделирование сигналов осуществлял в MATLAB и на python. Реализовывал в ПЛИС. Также имею опыт разработки под микроконтроллеры (MCU) на C.