Есть реализация ядра RISC-V, в которую нужно добавить на языке SystemVerilog новые инструкции взаимодействия бит в слове, например, поиск старшего ненулевого бита, перестановка местами полуслов и т.д., так же есть вся нужная документация и некоторое понимание происходящего (нужный opcode для кастомных инструкций и т.д.), основная проблема написать код, вся разработка происходит в приложении Quartus, нужно дополнить декодер, написать под каждую новую инструкцию, которых нужно 4, свой новым модуль. ЦЕНА ДОГОВОРНАЯ