Реализовать новые определённые инструкций для процессорного ядра RISCV

3 000 руб. за проект
05 мая 2021, 23:33 • 3 отклика • 23 просмотра
Есть реализация ядра RISC-V, в которую нужно добавить на языке SystemVerilog новые инструкции взаимодействия бит в слове, например, поиск старшего ненулевого бита, перестановка местами полуслов и т.д., так же есть вся нужная документация и некоторое понимание происходящего (нужный opcode для кастомных инструкций и т.д.), основная проблема написать код, вся разработка происходит в приложении Quartus, нужно дополнить декодер, написать под каждую новую инструкцию, которых нужно 4, свой новым модуль. ЦЕНА ДОГОВОРНАЯ
Отзывы
Avatar r50 a6ce93fe35b158fd29ba0e8681c918c22117160e9586a56eee4ffbc20df9bda1
Заказчик
Работа сделана качественно, очень быстро, все условия ТЗ выполнены безукоризненно, общение и обсуждение нюансов было приятным, уважительным и вежливым, а так же хотелось бы подчеркнуть высокий уровень профессионализма и знаний, т.к. некоторые очень неочевидные вещи не пришлось объяснять и долго вводить в курс дела, спасибо большое, остался очень доволен!!!
~ 1 месяц назад
Чёткое ТЗ, быстрая и информативная обратная связь. Заказчик помог сориентироваться в сложном проекте. Рекомендую к сотрудничеству
~ 1 месяц назад