Разработать приемное устройство на языке Verilog

Цена договорная
31 мая 2021, 19:02 • 1 отклик • 21 просмотр
Разработать приемное устройство осуществляющее прием пакетированных данных.

По получению сигнала load на входную шину последовательно подаются пакеты данных. Формат входных пакетов – 1 байт номер блока и затем 8 байт данных.

Устройство должно содержать память на 400 байт (50 фрагментов по 8 байт). Необходимо записать полученные данные в нужную область памяти, в зависимости от номера блока (0-49). Несколько принятых пакетов могут иметь один и тот же номер.

Пример: входной пакет 22 01 02 03 04 05 06 07 08

Значит необходимо записать данные 01 02 03 04 05 06 07 08 в память соответствующую фрагменту 22.

По сигналу finish необходимо проверить получены ли все фрагменты хотя бы один раз, если нет сформировать сигнал error.

При сигнале ошибки последовательно записать в выходную шину номера непринятых пакетов. Устройство должно определить список непринятых пакетов не более чем за 50 тактов, а затем вывести их в выходную шину DOUT. Вывод номеров этих пакетов должна производится при активном выходном сигнале NUM.

Входные - выходные сигналы на выводах ПЛИС

входные сигналы:

CLK-тактовая частота работы всех синхронных устройств ПЛИС

LOAD-разрешение записи данных в буфер

DIN-шина входных данных буфера со стороны внешнего источника (8 бит)

FINISH – загрузка окончена.

выходные сигналы:

DOUT-выходная шина (??? бит)

ERROR-сигнал ошибки

NUM-сигнал информирования о пропущенных пакетах

Файлы
Отзывы
Avatar r50 a6ce93fe35b158fd29ba0e8681c918c22117160e9586a56eee4ffbc20df9bda1
Заказчик
Все отлично! Николай оперативно отреагировал на условия задания и все возможные детали, с заданием справился максимально быстро, чему я очень удивлен. По результатам работы, был проведено подробное объяснение работы устройства.
3 года назад
Заказчик чётко поставил задачу, подробно представил материал, постоянно на связи и оплата своевременная.

Рекомендую к сотрудничеству!
3 года назад