Разработать блок на
VHDL/Verilog
70 000 руб. за проект
Разработать на VHDL/Verilog блок, который будет получать данные на одной частоте, и передавать их по протоколу AXI 4 на другой частоте.
На входе пиксели (8 бит) с частотой 85 МГц (680 МГц частота бит), а выход уже с частотой 100 МГц.
Для разработки, как вариант, можно использовать Matlab с последующей конвертацией результата в VHDL/Verilog.
На входе пиксели (8 бит) с частотой 85 МГц (680 МГц частота бит), а выход уже с частотой 100 МГц.
Для разработки, как вариант, можно использовать Matlab с последующей конвертацией результата в VHDL/Verilog.
В заказе есть исполнитель
При переводе заказа из архивного в актуальный, текущий исполнитель будет снят с задачи.
Выберите тип сделки
С безопасной сделкой вы всегда сможете вернуть средства, если что-то пойдет не так. С простой сделкой вы самостоятельно договариваетесь с исполнителем об оплате и берете на себя решение конфликтов.